Verilog és un llenguatge de descripció de maquinari (HDL). És un llenguatge utilitzat per descriure un sistema digital com un commutador de xarxa, un microprocessador, una memòria o un flip-flop. Podem descriure qualsevol maquinari digital utilitzant HDL a qualsevol nivell. Els dissenys descrits en HDL són independents de la tecnologia, molt fàcils de dissenyar i depurar, i normalment són més útils que els esquemes, especialment per a circuits grans.
Què és Verilog?
Verilog és un LLENGUATGE DE DESCRIPCIÓ DE HARDWARE (HDL), que s'utilitza per descriure un sistema digital com un commutador de xarxa o un microprocessador o una memòria, un flip-flop.
Verilog va ser desenvolupat per simplificar el procés i fer que l'HDL sigui més robust i flexible. Avui, Verilog és el HDL més popular utilitzat i practicat a tota la indústria dels semiconductors.
HDL es va desenvolupar per millorar el procés de disseny permetent als enginyers descriure la funcionalitat del maquinari desitjat i permetre que les eines d'automatització converteixin aquest comportament en elements de maquinari reals com portes combinacionals i lògica seqüencial.
Verilog és com qualsevol altre llenguatge de descripció de maquinari. Permet als dissenyadors dissenyar els dissenys amb metodologia de baix a dalt o de dalt a baix.
Nivells d'abstracció de Verilog
Verilog admet un disseny a molts nivells d'abstracció, com ara:
- Nivell conductual
- Nivell registre-transferència
- Nivell de la porta
Nivell conductual
El nivell de comportament descriu un sistema mitjançant algorismes de comportament concurrents. Cada algorisme és seqüencial, el que significa que consisteix en un conjunt d'instruccions executades una per una. Les funcions, les tasques i els blocs són els elements principals. No es té en compte la realització estructural del disseny.
Nivell Registre-Transferència
Els dissenys que utilitzen el nivell de transferència de registres especifiquen les característiques d'un circuit mitjançant operacions i la transferència de dades entre els registres.
La definició moderna d'un codi RTL és 'Qualsevol codi que sigui sintetitzable s'anomena codi RTL'.
Nivell de la porta
Les característiques d'un sistema es descriuen mitjançant enllaços lògics i les seves propietats de temporització dins del nivell lògic. Tots els senyals són senyals discrets. Només poden tenir valors lògics definits (`0', `1', `X', `Z`).
Les operacions utilitzables són primitives lògiques predefinides (portes bàsiques). El modelatge a nivell de porta pot no ser la idea adequada per al disseny lògic. El codi de nivell de porta es genera mitjançant eines com ara eines de síntesi, i la seva llista de xarxes s'utilitza per a la simulació a nivell de la porta i el backend.
Història de Verilog
- La història de Verilog HDL es remunta a la dècada de 1980 quan una empresa anomenada Gateway Design Automation va desenvolupar un simulador lògic, Verilog-XL, i un llenguatge de descripció de maquinari.
- Cadence Design Systems va adquirir Gateway l'any 1989 i amb ell els drets sobre l'idioma i el simulador. L'any 1990, Cadence va posar la llengua en domini públic, amb la intenció que esdevingués una llengua estàndard i no propietària.
- El Verilog HDL ara el manté una organització sense ànim de lucre, Accellera, formada a partir de la fusió d'Open Verilog International (OVI) i VHDL International. L'OVI va tenir la tasca de portar l'idioma a través del procediment d'estandardització IEEE.
- El desembre de 1995, Verilog HDL es va convertir en IEEE Std. 1364-1995. L'any 2001 es va publicar una versió significativament revisada: IEEE Std. 1364-2001. Hi va haver una nova revisió el 2005, però això només va afegir alguns canvis menors.
- Accellera també ha desenvolupat un nou estàndard, SystemVerilog, que amplia Verilog.
- SystemVerilog es va convertir en un estàndard IEEE (1800-2005) el 2005.
Com és útil Verilog?
Verilog crea un nivell d'abstracció que ajuda a ocultar els detalls de la seva implementació i tecnologia.
Per exemple, un disseny de flip-flop D requeriria el coneixement de com s'han de disposar els transistors per aconseguir un FF activat per la vora positiu i quins són els temps de pujada, caiguda i CLK-Q necessaris per fixar el valor en un flop entre molts altres detalls orientats a la tecnologia.
La dissipació de potència, el temps i la capacitat de conduir xarxes i altres flops també requeririen una comprensió més completa de les característiques físiques d'un transistor.
Verilog ens ajuda a centrar-nos en el comportament i deixar que la resta es resolgui més endavant.
Requisits previs
Abans d'aprendre Verilog, hauríeu de tenir uns coneixements bàsics del llenguatge de disseny VLSI.
- Heu de saber com funcionen els diagrames lògics, àlgebra booleana, portes lògiques, circuits combinacionals i seqüencials, operadors, etc.
- Hauríeu de conèixer els conceptes d'anàlisi de temporització estàtica com ara el temps de configuració, el temps de retenció, el camí crític, els límits de la freqüència del rellotge, etc.
- Conceptes bàsics d'ASIC i FPGA i conceptes de síntesi i simulació.
Públic
El nostre tutorial de Verilog està dissenyat per ajudar els principiants, els enginyers de disseny i els enginyers de verificació que vulguin aprendre a modelar sistemes digitals al Verilog HDL per permetre la síntesi automàtica. Al final d'aquest tutorial, haureu aconseguit un nivell intermedi d'experiència en Verilog.
Problema
Us assegurem que no trobareu cap problema amb el Tutorial de Verilog. Però si hi ha algun error, envieu la pregunta al formulari de contacte.