Un demultiplexor és un circuit combinacional que només té 1 línia d'entrada i 2Nlínies de sortida. Simplement, el multiplexor és un circuit combinacional d'una sola entrada i de múltiples sortides. La informació es rep de les línies d'entrada individuals i es dirigeix a la línia de sortida. A partir dels valors de les línies de selecció, l'entrada es connectarà a una d'aquestes sortides. El demultiplexor és oposat al multiplexor.
A diferència del codificador i el descodificador, hi ha n línies de selecció i 2nsortides. Per tant, n'hi ha un total de 2npossibles combinacions d'entrades. El demultiplexor també es tracta com De-mux .
Hi ha diversos tipus de demultiplexadors que són els següents:
1×2 De-multiplexer:
En el demultiplexador 1 a 2, només hi ha dues sortides, és a dir, Y0, i Y1, 1 línies de selecció, és a dir, S0, i entrada única, és a dir, A. En funció del valor de selecció, l'entrada es connectarà a una de les sortides. El diagrama de blocs i la taula de veritat del 1 × A continuació es donen 2 multiplexors.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I0=S0'.A
I1=S0.A
El circuit lògic de les expressions anteriors es mostra a continuació:
com desactivar el mode de desenvolupador
1×4 De-multiplexer:
En 1 a 4 De-multiplexer, hi ha un total de quatre sortides, és a dir, Y0, I1, I2, i Y3, 2 línies de selecció, és a dir, S0i S1i entrada única, és a dir, A. Sobre la base de la combinació d'entrades que estan presents a les línies de selecció S0i S1, l'entrada es connectarà a una de les sortides. El diagrama de blocs i la taula de veritat del 1 × A continuació es mostren 4 multiplexors.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I0=S1'S0'A
i1=S1'S0A
i2=S1S0'A
i3=S1S0A
El circuit lògic de les expressions anteriors es mostra a continuació:
1×8 De-multiplexer
En 1 a 8 De-multiplexer, hi ha un total de vuit sortides, és a dir, Y0, I1, I2, I3, I4, I5, I6, i Y7, 3 línies de selecció, és a dir, S0, S1i S2i entrada única, és a dir, A. Sobre la base de la combinació d'entrades que estan presents a les línies de selecció S0, S1i S2, l'entrada es connectarà a una d'aquestes sortides. El diagrama de blocs i la taula de veritat del 1 × 8 desmultiplexadors es donen a continuació.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
I0=S0'.S1'.S2'.A
I1=S0.S1'.S2'.A
I2=S0'.S1.S2'.A
I3=S0.S1.S2'.A
I4=S0'.S1'.S2A
I5=S0.S1'.S2A
I6=S0'.S1.S2A
I7=S0.S1.S3.A
El circuit lògic de les expressions anteriors es mostra a continuació:
Desmultiplexador 1×8 amb desmultiplexador 1×4 i 1×2
Podem implementar el 1 × 8 desmultiplexador utilitzant un desmultiplexador d'ordre inferior. Per implementar el 1 × 8 desmultiplexador, necessitem dos 1 × 4 desmultiplexadors i un 1 × 2 desmultiplexador. El 1 × 4 multiplexor té 2 línies de selecció, 4 sortides i 1 entrada. El 1 × El demultiplexor 2 només té 1 línia de selecció.
Per obtenir 8 sortides de dades, en necessitem dues 1 × 4 desmultiplexador. El demultiplexador 1×2 produeix dues sortides. Per tant, per obtenir la sortida final, hem de passar les sortides del desmultiplexador 1×2 com a entrada dels dos 1 × 4 desmultiplexador. El diagrama de blocs de 1 × 8 desmultiplexador amb 1 × 4 i 1 × 2 desmultiplexador es mostra a continuació.
1 x 16 De-multiplexer
En el demultiplexor 1×16, hi ha un total de 16 sortides, és a dir, Y0, I1, …, I16, 4 línies de selecció, és a dir, S0, S1, S2, i S3i entrada única, és a dir, A. Sobre la base de la combinació d'entrades que estan presents a les línies de selecció S0, S1, i S2, l'entrada es connectarà a una d'aquestes sortides. El diagrama de blocs i la taula de veritat del 1 × 16 desmultiplexadors es donen a continuació.
Diagrama de blocs:
Taula de la veritat:
L'expressió lògica del terme Y és la següent:
retorn de matrius en java
I0=A.S0'.S1'.S2'.S3'
I1=A.S0'.S1'.S2'.S3
I2=A.S0'.S1'.S2.S3'
I3=A.S0'.S1'.S2.S3
I4=A.S0'.S1.S2'.S3'
I5=A.S0'.S1.S2'.S3
I6=A.S0'.S1.S2.S3'
I7=A.S0'.S1.S2.S3
I8=A.S0.S1'.S2'.S3'
I9=A.S0.S1'.S2'.S3
I10=A.S0.S1'.S2.S3'
I11=A.S0.S1'.S2.S3
I12=A.S0.S1.S2'.S3'
I13=A.S0.S1.S2'.S3
I14=A.S0.S1.S2.S3'
I15=A.S0.S1.S2'.S3
El circuit lògic de les expressions anteriors es mostra a continuació:
Desmultiplexador 1×16 amb desmultiplexador 1×8 i 1×2
Podem implementar el 1 × 16 desmultiplexador amb un desmultiplexador d'ordre inferior. Per implementar el 1 × 16 desmultiplexador, necessitem dos 1 × 8 desmultiplexadors i un 1 × 2 desmultiplexador. El 1 × 8 multiplexor té 3 línies de selecció, 1 entrada i 8 sortides. El 1 × El demultiplexor 2 només té 1 línia de selecció.
Per obtenir 16 sortides de dades, necessitem dos demultiplexadors 1×8. El 1 × El demultiplexor 8 produeix vuit sortides. Per tant, per obtenir la sortida final, necessitem un 1 × 2 desmultiplexador per produir dues sortides des d'una sola entrada. A continuació, passem aquestes sortides tant al demultiplexor com a entrada. El diagrama de blocs de 1 × 16 desmultiplexador amb 1 × 8 i 1 × 2 desmultiplexador es mostra a continuació.
